vivado安装问题

Xilinx Vivado 2017.1破解版 http://www.ddooo.com/softdown/97830.htmVivado 2017.1是由Xilinx公司开发的一套功能强大的产品加工分析套件，该软件利用大型的仿真技术，利用计算机的超级算法，为用户提供了大型流程优化方案以及加工技术的改进，利用电脑虚拟技术，可以从基础的加工到生产的流程实现一体化的操作方案，内置逻辑仿真器、独立的编程控制器，让您的设计速度提高四倍以上，从而减少产品的上市时间。

本次小编带来的版本为Vivado Design Suite HLx Editions 2017.1版，包括VivadoHL Design Edition及HL System Edition免费提供的部分重配置功能，可为设计团队提供实现基于C的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。

与UltraFast高层次生产力设计方法指南相结合，这种特殊组合经过验证，不仅可帮助设计人员以高层次抽象形式开展工作，同时还可促进重复使用，从而可加速生产力。

注意：安装包中的Vivado2017.1的license，亲测win10 vivado、hls、sdk可用，但是要注意vivado2017与vs2017不兼容！

如何在Vivado中使用Tcl脚本替代约束

Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。

与之前的ISE设计套件相比，Vivado可以说是全新设计的。

无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。

看了大家很多的博文，基本上都是用GUI创建工程，那我就简单介绍一下Vivado的脚本使用。

在ISE设计套件中，支持多种脚本： 可以用xperl来运行perl脚本，可以用xtclsh来运行Tcl脚本，还可以用windows批处理脚本来运行设计流程。

ISE集成的Tcl脚本解释器为8.4版本。

同时，ISE GUI中的Tcl console功能不够强大，部分组件使用的脚本也与Tcl有不同，导致Tcl脚本在ISE上并不十分流行。

在Vivado上，Tcl已经成为唯一支持的脚本。

并且，所有操作都有对应的Tcl脚本可以执行。

所以，掌握Tcl脚本语言对掌握Vivado的使用有重要帮助。

Vivado上集成的Tcl脚本解释器为8.5版本，也是目前比较流行的Tcl版本。

Vivado的核心就是一个脚本解释器，GUI界面只是将各种脚本命令封装为图形化界面而已。

下面以Windows为平台，用脚本的思路，运行一下Vivado： 首先需要设置环境变量，在path环境变量中添加Vivado的路径，路径设置到bin文件夹，例如 C:\Xilinx\Vivado\2014.1\bin 在Windows界面下，“开始”->“运行”，输入cmd，打开windows命令行终端。

这个时候 有三个选择： 1. 输入“vivado”，启动Vivado GUI界面，和点击桌面上的图标启动Vivado没什么区别；事实上，直接点击桌面图标，就是调用windows batch命令启动vivado 2. 输入“vivado -mode batch -source file.tcl”，从脚本批处理的形式启动Vivado，运行后直接执行file.tcl文件 3. 输入“vivado -mode tcl”，启动Tcl交互式命令行。

使用第三种方法。

启动后显示Vivado的版本，这里使用2014.1 输入命令 “info tclversion”可以查看到Vivado使用的Tcl的版本 8.5 Tcl是一种很容易用户自己定义命令的脚本语言，Xilinx在此基础上增加了大量Vivado的命令。

对于Vivado自定义的非标准的Tcl命令，输入该命令后，继续输入空格+“-help”，可以查到该命令的详细解释。

Vivado GUI中的Tcl console和CMD启动的交互命令行功能基本相同，不同在于Vivado 在切换路径时可以利用CMD的自动补缺功能更方便的切换路径。

Vivado有两种设计流程：project模式和non-project模式。

如果已经有设计工程了，可以使用Tcl脚本继续进行project的流程，例如： open_project TEST.xpr #打开已有的工程文件TEST.xpr launch_runs synth_1 #运行综合 synth_1 wait_on_run synth_1 #等待综合结束 launch_runs impl_1 -to_step write_bitstream #运行实现impl_1，并生成bit文件 wait_on_run impl_1 #等待实现结束 如果使用non-project模式，则脚本会复杂一些，下面提供一个模板。

注：英文注释是参考Xilinx相关文档，中文注释是为了方便阅读，由于Vivado原生不支持中文，所以为了避免不必要的错误，建议使用时去除中文

vivado能识别ise综合生成的网表文件.ngc的吗

展开全部 您好，很高兴为您解答，NGC文件也需要用read_edif命令一并读入in-memory的project中。

e.g.# Create an in memory project and set partcreate_project -in_memory -part xc7v2000t-1# Read the netlist from third-party synthesis toolread_edif top.edf# Read in the IP NGCsread_edif [glob ../NGC/*.ngc]# read in top level constraintsread_xdc top.xdc# Implement the designlink_design -top topopt_designplace_designphys_opt_designroute_design转载，仅供参考。

如果我的回答没帮助到您，请继续追问。

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51单片机编程可不可以用vivado

展开全部 使用vivado isim仿真的方法和过程如下：1） 测试平台建立；a） 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b） 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT;c） 选择要仿真的文件，点击NEXT; d） 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。

所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处#100; SW = 7; #100; SW = 11; #100; SW = 13; #100;SW = 14; 2） 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，过程管理区就会显示“Isim simlator”; 3） 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4） 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。

包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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使用Vivado编程运行很慢,这个问题怎么破

展开全部 比如说Altera FPGA，对于大部分芯片都可以同时采用2种编程方法，即AS+配置芯片方式以及JTAG方式，下载电缆都可以通用，比如ByteBlasterII；用AS+配置芯片方式，就是可以将程序下载到配置芯片中，配置芯片（如EPCS系列）就是一块EPROM，它可以在每次系统上电的时候，都自动将程序烧写到FPGA中，这样一来FPGA就用不着每次上电都重新烧写了，跟使用CPLD时是一样的。

这种方式下采用的下载文件时POF文件。

用JTAG方式的话，就是直接将程序下载到FPGA中，由于FPGA中是基于SRAM结构的，所以每次断电之后程序就没有了，所以必须每次上电都重新下载。

用JTAG方式的好处在于便于调试，比如我们可以用QuartusII中的SignalTapII嵌入式逻辑分析仪进行FPGA I/0引脚上信号的实时观测，非常的方便。

这种方式下采用的下载文件时SOF文件。

另外，如果使用了某些没有License的IP Core资源的话，那么必须在JTAG方式下，把下载线连在FPGA上才能使用，而且通常有时间限制，超过时限之后，就需要重新编译程序，产生新的SOF下载文件。

如果以上2种方式同时使用，需要2跟接线柱，一根下载线，一套配置成AS方式，一套配置成JTAG方式。

前期使用JTAG方式调试，待FPGA功能成型之后，就可以用AS方式将程序固化到配置芯片中去，以后就不用每次上电都重新下载了。

2种方式具体的连接图，看看Altera官方发布的配置手册就可以了，很简单的altera altera 对JTAG电缆、器件上电有顺序要求！另外，按照参考手册，jtag都是2.5V供电。

你的jtag电缆是否支持2.5V？还有，你的程序里面双向IO口有没有可能没控制好，和外面的ASIC发生冲突造成短路？以前用过ep3c80，插拔电缆时很容易把jtag口烧掉，那次运气，只是jtag坏掉了，芯片没烧 PHY芯片的MII接口（发往FPGA）的差分信号线上没有限流电阻，因为FPGA的IO口电流范围为10uA，而PHY的输出电路为微安级mA的，这在长时间情况下会不会造成FPGA芯片损坏？...

与Vivado设计套件协同优化有何好处

在引领 28nm 技术的四年中，赛灵思开发出了全新一代设计环境与工具套件，即 Vivado 设计套件。

在20nm 和 16nm 工艺技术方面，赛灵思继续将 FPGA、SoC 和 3D IC 与新一代 Vivado 设计套件实现协同优化。

设计人员通过工具、器件和 IP 的同步构建与优化，可在挖掘芯片最大价值和性能的同时缩短设计与实现流程。

9. UltraScale 架构如何应对海量数据流挑战？ · 时钟 UltraScale 架构通过解决时钟歪斜、大量总线布局以及系统功耗管理等相基础问题，实现极高的新一代系统速率，有效应对海量数据流挑战。

凭借 UltraScale 类似于 ASIC 的多区域时钟功能，设计人员可以将系统级时钟放置在最佳位置（几乎可以是芯片上的任何位置），使系统级时钟歪斜大幅降低达 50%。

· 布线 UltraScale 新一代互连架构与 Vivado 软件工具进行了协同优化，在可编程逻辑布线方面取得了真正的突破发。

赛灵思将精力重点放在了解和满足新一代应用对于海量数据流、多 Gb 智能包处理、多Tb吞吐量以及低时延方面的要求。

通过分析我们得出一个结论，那就是在这些数据速率下，互连问题已成为影响系统性能的头号瓶颈。

UltraScale 布线架构从根本上完全消除了布线拥塞问题。

结论很简单： 只要设计合适，布局布线就没有问题。

· 功耗 每代All Programmable 逻辑器件系列都能显著降低系统级功耗，UltraScale 架构正是建立在这一传统优势之上。

低功耗半导体工艺以及通过芯片与软件技术实现的宽范围静态与动态电源门控，可将系统总功耗降低至赛灵思行业领先的 7 系列 FPGA（业界最低功耗的 All Programmable 器件）的一半。

10. 赛灵思的堆叠硅片互连技术（SSIT）带给 UltraScale 3D IC 的附加优势是什么？ Virtex?? UltraScale 和 Kintex?? UltraScale 系列产品中的连接功能资源数量以及第二代 FPGA 与 3D IC 架构中的芯片间带宽都实现了阶梯式增长。

布线与带宽以及最新 3D IC 宽存储器优化接口容量的大幅增加，能确保新一代应用以极高的器件利用率实现目标性能。

11. 何时推出基于 UltraScale 架构的 FPGA？ 支持UltraScale 架构 FPGA 的 Vivado 设计套件早期评估 beta 版已于 2013 年 1 季度向客户发布。

首批UltraScale 器件将于 2013 年 4 季度推出。

12. 16nm 产品何时推出？ 随着台积电加快开发进度，计划将于 2013 年晚些时候提供 16nm FinFET 测试芯片，并在 2014 年推出首批产品。

13. 为什么赛灵思使用 “UltraScale”，而不是沿用 8 系列命名规则？ UltraScale 架构代表了 PLD 行业的转折点。

采用新工艺节点制造的产品将延伸赛灵思的整体产品系列。

对于 PLD 市场，系列编号的增加过去常常代表要向下一个技术节点迁移。

UltraScale 架构跨越多个技术节点。

基于UltraScale 架构的器件与 7 系列器件将会并存。

14. Artix、Kintex 和 Virtex 产品名称会受到怎样的影响？ FPGA 系列的名称将继续在 UltraScale 或以后的技术中沿用。

Artix??-7、Kintex-7 和 Virtex-7 FPGA 系列的命名会保持不变。

听说xilinx vivado 2018.2出来了,有哪个发一份我吗？多谢谢。

你好，我这有一份，希望对你有帮助xilinx vivado 2018.2:www.ddooo.com/softdown/126218.htm（下面是安装教程）xilinx vivado 2018.2破解安装教程：1、下载解压，得到xilinx vivado design suite HLx Editions 2018.2原程序和破解文件，双击xsetup开始安装；2、查看软件注意事项，确认自己的电脑配置是否符合要求，成功安装好大概30G左右；3、勾选接受三个软件协议；4、选择第二个Xilinx Vivado Design erition版本；5、后面依提示安装即可，选择好安装目录，需要33.47G，确认你的分区大小；6、确认安装信息，点击install安装；7、软件安装开始，耐心等待，电脑配置差点可能要很长时间才能安装好；8、安装完成后，最后将压缩包内的授权文件license导入即可完成激活；9、至此，xilinx vivado 2018.2破解版成功激活，用户可以无限制免费使用。

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