频率合成软件数字频率合成信号发生器

http://www.xuehi.com/docs/196210.html 毕业论文-基于DDS数字频率合成信号发生器，正文共28页，15120字，附任务书、开题报告、中期检查表、英文翻译。摘要本文主要介绍了DDS(直接数字频率合成器)芯片AD7008的结构、功能和信号发生器的设计，给出了硬件电路和软件流程。降低了系统的设计规模，减少了系统对逻辑资源的需求，与一般的频率合成器相比较具有高频率、高精度的主要特点，且控制灵活方便，具有广阔的应用前景。关键词：DDS，频率合成器，信号发生器 1 绪论 1 1.1 本课题选题的目的和意义 1 1.2 频率合成器的发展过程 1 1.3 频率合成器的实现 2 1.4 信号发生器简介 2 1.4 国内发展现状及展望未来 3 2 DDS介绍 4 2.1 DDS工作原理分析 4 2.2 DDS的性能分析 5 2.3 DDS实际应用 5 3 信号发生器的设计 8 3.1 总体方框图 8 3.2 信号发生器的硬件设计 8 3.3 电路设计介绍 9 3.3.1 DDS芯片AD7008 9 3.3.2 单片机控制部分 10 3.3.3 滤波器 13 3.3.4 晶体振荡器 15 3.4 频率合成信号发生器的软件设计 17 结束语 17 致谢18 参考文献 18 附录一汇编程序 20

EDA编程，数字频率合成器

DDS或DDFS是 Direct Digital Frequency Synthesis 的简称。DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据K（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的二进制码进行累加运算，是典型的反馈电路，产生累加结果。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。

具体工作过程如下：

每来一个时钟脉冲fc，N位加法器将频率控制字K与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。其中相位累加器由N位加法器与N位累加寄存器级联构成，累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字K相加。这样，相位累加器在时钟作用下，不断对频率控制字K进行线性相位累加。由此可见，相位累加器在每一个时钟脉冲输入时，把频率控制字K累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储器ROM的相位取样地址，可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，由低通滤波器滤除杂散波和谐波以后，输出一个频率为fo的正弦波。输出频率fo与时钟频率fc之间的关系满足下式：Fo=K×Fc/2＾N

其中fo为输出频率，fc为时钟脉冲，K为频率控制字。N为累加器的位数（字长）。

在软件MAX+PLUS Ⅱ中VHDL语言仿真描述DDS输出的正弦波程序...

本设计中相位累加器的数据宽度N采用32位

LIBRARY IEEE; --DDS顶层设计

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DDS_VHDL IS

PORT (CLK:IN STD_LOGIC;

FWORD: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --频率控制字

PWORD: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --相位控制字

FOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );

END DDS_VHDL;

ARCHITECTURE one OF DDS_VHDL IS

COMPONENT REG32B

PORT (LOAD: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);

DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));

END COMPONENT;

COMPONENT REG10B

PORT (LOAD: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

DOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END COMPONENT;

COMPONENT ADDER32B

PORT (A: IN STD_LOGIC_VECTOR(31 DOWNTO 0);

B: IN STD_LOGIC_VECTOR(31 DOWNTO 0);

S: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));

END COMPONENT;

COMPONENT ADDER10B

PORT (A: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

B: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

S: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END COMPONENT;

COMPONENT SIN_ROM

PORT (address: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

inclock: IN STD_LOGIC;

q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END COMPONENT;

SIGNAL F32B,D32B,DIN32B: STD_LOGIC_VECTOR(31 DOWNTO 0);

SIGNAL P10B,LIN10B,SIN10B: STD_LOGIC_VECTOR(9 DOWNTO 0);

BEGIN

F32B(27 DOWNTO 20)<=FWORD; F32B (31 DOWNTO 28)<="0000";

P10B(1 DOWNTO 0)<="00";

F32B(19 DOWNTO 0)<="00000000000000000000"; P10B(9 DOWNTO 2)<=PWORD;

u1: ADDER32B PORT MAP(A=>F32B,B=>D32B,S=>DIN32B);

u2: REG32B PORT MAP(DOUT=>D32B,DIN=>DIN32B,LOAD=>CLK);

u3: SIN_ROM PORT MAP(address=>SIN10B,q=>FOUT,inclock=>CLK);

u4: ADDER10B PORT MAP(A=>P10B,B=>D32B(31 DOWNTO 22),S=>LIN10B);

u5: REG10B PORT MAP(DOUT=>SIN10B,DIN=>LIN10B,LOAD=>CLK);

END one;

累加器的VHDL描述

累加器由N位加法器与N位累加寄存器级联构成，这里的N取32位。

LIBRARY IEEE; --32位加法器模块

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ADDER32B IS

PORT (A,B: IN STD_LOGIC_VECTOR(31 DOWNTO 0);

S: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));

END ADDER32B;

ARCHITECTURE behav OF ADDER32B IS

BEGIN

S<=A+B;

END behav;

LIBRARY IEEE; --32位寄存器模块

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY REG32B IS

PORT (Load: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);

DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));

END REG32B;

ARCHITECTURE behav OF REG32B IS

BEGIN

PROCESS(LOAD,DIN)

BEGIN

IF (Load'EVENT AND Load='1') THEN

DOUT<=DIN;

END IF;

END PROCESS;

END behav;

移相加法器的数据宽度采用10位，即输出的D/A的精度是10位。

LIBRARY IEEE; --10位加法器模块

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ADDER10B IS

PORT (A,B: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

S: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END ADDER10B;

ARCHITECTURE behav OF ADDER10B IS

BEGIN

S<=A+B;

END behav;

LIBRARY IEEE; --10位寄存器模块

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY REG10B IS

PORT (Load: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

DOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END REG10B;

ARCHITECTURE behav OF REG10B IS

BEGIN

PROCESS(LOAD,DIN)

BEGIN

IF (Load'EVENT AND Load='1') THEN

DOUT<=DIN;

END IF;

END PROCESS;

END behav;

定制LPM_ROM初始化数据文件

rom_data.mif 10位正弦波数据文件，可用MATLAB/DSP Builder生成

WIDTH=10;

DEPTH=1024;

ADDRESS_RADIX=DEC;

DATA_RADIX=DEC;

CONTENT BEGIN

0:512; 1:515; 2:518; 3:521; 4:524; 5:527; 6:530; 7:533;

8:537; 9:540; 10:543; 11:546; 12:549; 13:552; 14:555; ....(略去部分数据）

1018:493; 1019:496; 1020:499; 1021:502; 1022:505; 1023:508;

END;

用于例化的波形数据ROM

用于例化的波形数据ROM文件

LIBRARY IEEE; --数据ROM

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY sin_rom IS

PORT (address: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

inclock: IN STD_LOGIC;

q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END sin_rom;

ARCHITECTURE SYN OF sin_rom IS

SIGNAL sub_wire0: STD_LOGIC_VECTOR(9 DOWNTO 0);

COMPONENT lpm_rom --调用LPM ROM模块

GENERIC (lpm_width : NATURAL;

lpm_widthad : NATURAL;

lpm_address_control: STRING;

lpm_outdata : STRING;

lpm_file : STRING);

PORT (address: IN STD_LOGIC_VECTOR(9 DOWNTO 0);

inclock: IN STD_LOGIC;

q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));

END COMPONENT;

BEGIN

q<=sub_wire0(9 DOWNTO 0);

lpm_rom_component: lpm_rom GENERIC MAP(

LPM_WIDTH=>10,

LPM_WIDTHAD=>10,

LPM_ADDRESS_CONTROL=>"REGISTERED",

LPM_OUTDATA=>"UNREGISTERED",

LPM_FILE=>"ROM_DATA.mif") --ROM数据文件及其路径

PORT MAP(address=>address,inclock=>inclock,q=>sub_wire0);

END SYN;

这个太多咯，DDS基本原理书上或网上多得很，一般在EDA技术的书上讲有VHDL语言实现DDS的代码、、

如何调试锁相环频率合成器

　　无线电系统会因为各种各样的原因而采用基于锁相环（PLL）技术的频率合成器。

　　PLL 的好处包括： (1）易于集成到 IC 中。 (2）无线信道间隔中的灵活性。 (3）可获得高性能。 (4）频率合成器外形尺寸较小。

　　本文向读者介绍 PLL 应用中颇具价值的注意事项和使用技巧。

　　PLL 概述简

　　单的 PLL 由频率基准、相位检波器、电荷泵、环路滤波器和压控振荡器（VCO）组成。基于 PLL 技术的频率合成器将增加两个分频器：一个用于降低基准频率，另一个则用于对 VCO 进行分频。而且，将相位检波器和电荷泵组合在一个功能块中也很容易，以便进行分析（见图 1）。简单的 PLL 上所增设的这些数字分频器电路实现了工作频率的轻松调节。处理器将简单地把一个新的分频值 “写入”到位于 PLL 中的寄存器中，更新 VCO 的工作频率，并由此改变无线设备的工作信道。 PLL 工作原理 PLL 是作为闭环控制系统工作，用于比较基准信号与 VCO 的相位。增设基准和反馈分频器的频率合成器负责比较两个由分频器的设定值调节相位。该相位比较在相位检波器中完成，在大多数系统中，这种相位检波器是一个相位和频率检波器。该相位-频率检波器生成一个误差电压，此误差电压在±2π 的相位误差范围内近似为线性，并在误差大于±2π 的情况下保持恒定。相位-频率比较器所采用的这种双模式操作可生成针对大频率误差（比如，当 PLL 在上电期间起动时）的较快的 PLL 锁定时间，并避免被锁定于谐波之上。

　　--- VCO 利用调谐电压生成一个频率。VCO 可以是模块、IC，也可由分立元件来制成。 2 示出了一个位于 MAX2361 发送器 IC 内部的、图采用有源元件制作的 VCO。谐振回路和变容二极管是外置的，使得设计工程师能够对 IF（中频）LO（本机振荡器）进行独特的规定，以便对特定的无线电频率方案提供支持。环路滤波器对由相位-频率检波器的电荷泵所产生的电流脉冲进行积分，以生成施加于 VCO 的调谐电压。传统的做法是使来自环路滤波器的调谐电压升高（变为更大的），以使 VCO 的相位超前并提高 VCO 的频率。环路滤波器可以采用诸如电阻器和电容器等无源元件来实现，也可采用一个运算放大器。环路滤波器的时间常数以及 VCO、相位检波器和分频器的增益将设定 PLL 带宽。

　　PLL 带宽决定了瞬态响应、基准寄生电平和噪波特性。在 PLL 带宽之内，频率合成器输出端上的相位噪要是相位检波器相位噪而在 PLL 带宽之外，输出相位噪声则主要源自 VCO 相位噪频率合成器 PLL 基准输入是一个稳定、无干扰的恒定频率信号。在大多数无线电设备中都采用了某种形式的晶体振荡器，原因是其相位噪常低，而且其频率稳定并进行了精规定。PLL 将对该基准进行分频，以提供一个用于相位 -频率检波器的较低频率。这一较低的频率将设定用于检波器的比较率，并通过使反馈分频器设定值以“1”的幅度递增的方法来设立可行的最小频率步进。这变成了合成器的频率分辨率（即频率步长），它应该等于或小于设计之中的无线电系统的信道间隔。

　　利用由反馈分频器按比例缩小的 VCO 的输出，相位检波器和环路滤波器生成了一个调谐电压。基于上述说明，VCO 的工作频率为：例如，若基准频率为 20MHz，且基准分频器值为 2000，则一个 88103 的反馈分频器设定值将产生一个如下的 VCO 频率： (20MHz/2000)×88103=881.03 MHz 由于比较频率为 10kHz，因此，使反馈分频器设定值增加 1（即变为 88104）将产生一个数值为 881.04MHz 的 VCO 频率。该频率合成器将基准频率倍频至 UHF 波段。采用这种 PLL 倍频法会引发一个不良的后果，即环路带宽内的相位噪声有所增加。在环路带宽内，PLL 噪的增幅为 20log(N)。在上文所述的场合中，相位噪增加 20log(88103) = 98.89dB！这就是基准振荡器必须非常干净的原因。环路的动作将使噪增加 100dB 左右，所以，如果想获得满足当今无线电通信需要的足够输出质量，就必须采用高 Q 值晶体振荡器。使 PLL 运作 VCO 部分因为 VCO 由 PLL 频率合成器来生成信号输出，所以 PLL 的绝大部分性能都是由它决定的。

　　如果 VCO 未能 '地运作，则许多性能参数都将受到影响。在调试阶段的初期应对 VCO 进行测试，以其提供预定的频率范围、增益和输出电平。如果只是想测试 VCO，则需对 PLL 进行修正，以取消闭环控制。“断开”环路的一种常用方法是使 R3 开路（见图 2），并在 C4 的两端施加一个实验室电源，这样就使得 VCO 调谐电压能够在期望的范围内改变。当调谐电压改变时，应在一个频率计数器（或频谱分析仪）上监视 VCO 的工作频率。记录若干调谐电压设定值条件下的 VCO 工作频率。

　　● VCO 是否位于 '的频率上？利用由上述的简单测试所获得的数据，您将可以对 VCO 能否工作于期望的频率之上做出快速评估。如果 VCO 产生一个位于 183MHz 频率之上 IF LO（中频本机振荡器），而测试中所记录的最低频率为 187MHz，则 PLL 将无法进行正确的相位锁定。为了对该条件进行校应核实 VCO 振荡回路中的所有谐振元件均具有所需的参数值。例如，若谐振电路电感器 L1（见图 2）过小，则谐振频率将被提升。应始终牢记用于描述一个简单的 LC 谐振电路的谐振频率的方程式： Fres 为谐振频率（单位：Hz）。 L 为电感值（单位：H）。 C 为电容值（单位：F）。

　　● 是否安装了正确的元器件？电抗元件的尺寸非常之小，以致于无法印上可见标签。这就意味着 VCO 当中的元件的最为容易的测试方法是采用已知数值的元件来进行替换。由于第一块电路板的组装可能是手工完成的，因此很有可能在 PCB 上焊接了参数值不 '的元件。可根据需要来替换振荡回路中的元件，以使 VCO 频率接近期望的工作点。您可以按照表 1 所述对 VCO 进行校正，但 PLL 仍然有可能出现问题。如果 VCO 的调谐增益与环路滤波元件参数值时所采用的数值相差较大，则环路有可能发生振荡。在图 3 中，应注意的是由原型设计所获得的实验室数据绘制的曲线的斜率。反馈环路稳定性的获得要求环路增益位于特定的范围内。如果 VCO 处于 '的频率之上但增益误差较大，则环路本身将发生振荡并导致 VCO 在众多的频率上被调制。在开环条件下使用您的 VCO 数据，以验证环路增益接近您的设标值。如果 VCO 的调谐增益过高，则变容二极管将被过于紧密地耦合至谐振电路。应确认安装了正确的变容二极管。将变容二极管耦合至振荡回路的电容器（图 2 中的 C2 和 C3）可能数值过大。反过来，如果 VCO 调谐增益较低，则或许需要增大 C2 和 C3 的数值。分频器

　　● 分频器能否在期望的频率上工作？ PLL 设计往往会忽视数字分频器的规格。分频器的工作状况一般是良好的，但由于不能始终保持这种良好的工作状态，因此 PLL 有时无法获得预期的工作性能。所有的分频器都具有针对最大输入频率（FMAX）和最小输入电平的规格。在一个忽视了 FMAX 规格的设计中，分频器将“丢失脉冲”。闭环随后将检测出 VCO 的频率过低并使调谐电压进一步走高。分频器将丢失更多的脉冲，而且，环路将试图把 VCO 提升至一个更高的频率上。环路将进入一个“闭锁”状态，此时， VCO 调谐电压被保持在源电压上。这里，在工作上容易使人产生误解的问题是反馈分频器不仅必须对 VCO 的预期输出进行分频，而且还必须对 VCO 在锁定和条件下有可能产生的最高频率进行正确的分频。为了使环路可靠地运行，在启动或信道变更时所遇到的瞬变条件不得引发反馈极性反转。

　　● VCO 的幅度是否足以驱动分频器？反馈分频器的运作也有一个最小信号幅度要求。应确保到达分频器的 VCO 信号电平在 VCO 的整个频率范围内都远远高于数据表所给出的最小值。当信号电平过低时，分频器通常将丢失脉冲，从而使得 PLL 无法获得稳定的稳态操作。

　　● 是否采用了正确的数值对分频器进行编程？如果分频器控制寄存器被装入了错误的数值，则 PLL 将不会产生正确的频率。在许多接收机嵌入型 PLL（尤其是采用发生电路的应用）中常见的固定一比二分频器往往会被忽视。最后，由于串行总线上的故障数据传输的缘故， PLL 控制寄存器有可能被装入错误数据。设置于串行总线线路之上、用于对噪和干扰控制提供帮助的 RC 网络有可能导致不 '的数据传输。需要采用一个示波器来总线定时要求得到满足，而且被提供至 PLL IC 引脚的数据是有效的。环路滤波器环路滤波器用于设定 PLL 的带宽、瞬态响应，并对噪谱进行整形。

　　● 环路滤波器中是否安装了正确的元件？如果安装了错误的元器件，带宽就有可能过宽，从而导致在 PLL 输出端上产生基准频率寄生边带。带宽也有可能过窄，造成 VCO 相位噪斥输出频谱且稳定时间过长。如果阻尼因数过低，则环路将发生振荡。极化滤波电容器具有很高的漏电流，因而会导致环路持续地采用大电荷泵脉冲来进行校正。这种持续的校作将使得基准频率寄生边带比预想的要大。应安装低漏电电容器（陶瓷、云母、聚合物薄膜电容器）来改善此性能。 ● 有源滤波器中的运算放大器是否处于饱和状态？不带片上电荷泵的 PLL 将具有用于控制“升压、降压”条件的相位检波器输出。这些 PLL 常常采用一个有源环路滤波器。在采用有源环路滤波器的场合，运算放大器的输入级有可能在每个来自相位-频率检波器的校冲上发生饱和。由于并未对退出这种饱和状态做出精确的规定或控制，因此，环路动态性能将无法达到设计指标。解决方案是“分离”运算放大器的输入电阻器，并在响应中设置一个极点。这将防止快速脉冲边沿到达运算放大器输入端，从而避免发生脉冲式的饱和现象。必须检查该附加极点对环路稳定性的影响，因为它将减少设相位余量。同样，有些运算放大器输入级也会在上电条件下“改变极性”，从而导致环路因为过量的馈而发生饱和。这里，方案是选择一个不受上电瞬变条件干扰的运算放大器。相位相位-频率检波器和电荷泵相位-频率检波器和电荷泵通常是与其他 PLL 电路集成在一起的，因此，如果它们设计得过于严格的话，则几乎没有应付困难情形的余地。所以我们不得不期待着留有一些容错空间。大多数 IC 中的相位-频率检波器其操作的某些方式都是由寄存器值来设置的。检波器的极性可在软件控制下进行设定，而且，电荷泵电流的大小可以具有多个用户定义值。

　　● 相位检波器的极性设定正确吗？相位检波器控制允许 PLL IC 在 VCO 增益为正值或负值的情况下运行，或对一个有源环路滤波器中的信号反相进行补偿。应确认相位检波器的极性是 ' 的，以使其能够与指定的 VCO 和环路滤波器一道运作。如果采用以地电位或电源轨为基准的控制电压来使环路闭锁，则执行一个简单的位反转或许就是使 PLL 运行所需完成的全部工作。 ● 电荷泵电流是否为期望值？电荷泵同样（常常）也是由用户来控制的。这样很方便，因为它允许频率合成器在一个很宽的调谐范围内操作，并可在所关心的频带内对 PLL 的增益变化进行校如此可在低、中以及高 VCO 频率条件下获得相似的环路动态性能和噪声特性。如果当频率合成器在其频带内进行调谐时电荷泵电流未被改变，则噪带和调谐时间均会发生变化。如果在一个工作性能良好的 PLL 中出现上述任何一种症状，则表明电荷泵电流可能设定得过低、过高，或正在进行与应用不相适合的改变。印刷电路板 PLL 通常需要考虑的最后一个方面便是印刷电路板（PCB）的影响。正如许多 RF 工程师所熟知的那样，PCB 是系统至关重要的一个部分，因此 '的设计准则是必须遵循的。通常，需在滤波器区域采用 '的净化处理工艺清除污染物，改善 PLL 性能。

　　还须注意： ● VCO 调谐线路是否采取了屏蔽措施？调谐电压非常微小的变化也会使一个高增益 VCO 产生很大的频率偏移。VCO 调谐线路具有高阻抗，而且，噪声会很容易地耦合至线路上并对 VCO 进行调制。数字信号走线不得布设在 VCO 调谐线路的附近。经验丰富的工程师将会避免在 VCO 调谐线路的近旁排布任何信号走线，其目的就是要防止频率合成器的性能受到任何的影响。

　　对于这种噪声耦合，PLL 的作用的确略有帮助；环路带宽内的低频噪声可由环路的过量增益来予以校 ● VCO 是否被屏蔽？ VCO 的作用相当于一个具有增益的窄带带通滤波器。任何具有靠近 VCO 谐振点的频率内容的噪声都会很容易地被耦合至 VCO 并对其进行调制。如果 VCO 在一个“稳固的”晶体振荡器的某个谐波上进行调谐，则可以预料，当谐波能量被耦合至 VCO 振荡回路中时就会产生寄生输出。结论通过对 PLL 各个部分的了评估，设计工程师能够迅速地使频率合成器开始运行。借助本文所提供的技术和信息，即可对频率合成器进行快速调试，并随时对无线电系统进行详细的性能评估。

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DDS频率合成

频率合成器是现代电子系统的重要组成部分,在通信、雷达、电子对抗、导航、广播电视、遥测遥控、仪器仪表等许多领域中被广泛应用。例如,在雷达设备中,他为发射机的调制器提供载频信号,也为接收机的混频器提供本振信号；在测试仪器中,他可单独作为标准信号源。随着电子技术的不断发展,各类电子系统对频率合成器的要求越来越高,对相位噪声、频率转换时间、频率分辨力、相对工作带宽、体积及功耗等多种指标提出了更高的要求。所以在研制频率合成源时,应根据具体应用和要求选择适当的方案,以满足系统设计指标要求。直接频率合成（DDS）技术因有突出的特点，如输出波形灵活且相位连续（这是其最大优势）、频率稳定度高、输出频率分辨率高、频率转换速度快、输出相位噪声低、集成度高、功耗低、体积小等，使其在频率合成源技术中被广泛应用，但DDS合成频率比较低且输出频谱杂散较大，又限制了其应用。PLL则具有频带宽、工作频率高、频谱质量好等优点，但其不足之处为频率分辨率、频率建立时间等方面远不如DDS。如果把两者结合起来,取长补短,可以获得更高的频率分辨率,更快的信号建立时间,低相噪和宽输出频率范围等性能。 1实现原理

本频率合成源要求输出频率可控，线性调频频率范围为1.8~2.2 GHz，且调频带宽可以改变：50 MHz，100 MHz，200 MHz和400 MHz 4档，调频周期相应为1 ms，2 ms，4ms，8 ms，相位噪声优于-95 dBc/Hz(@1 kHz)。本着经济实用的原则，选择了8031单片机控制AD9854 DDS芯片激励PE3236 PLL芯片来输出合成信号，原理框图如图1所示。

系统把要求的频率控制字存贮在只读存贮器ROM中，通过拨位开关控制8031选择给DDS 9854灌输频率控制字，使9854产生低频线性调频信号（300 MHz参考时钟是与单片机10 MHz时钟相参的），经无源低通滤波器LPF1平滑后送到鉴相器PE3236，鉴相器把DDS送来的低频线性调频信号和要求系统最终输出的线性调频信号经80分频后进行比相，得到误差电压，再经经典的二阶有源低通滤波器LPF2滤除高次谐波送给压控振荡器VCO，VCO输出系统要求的线性调频信号。 2硬件设计注意事项

由于DDS+PLL是一项成熟的技术，所以在硬件的实现中，各个关键芯片的性能特点在许多文章和器件资料中都有介绍，本设计中软件的设置比较简单，这里不做介绍。把硬件设计过程中的注意事项作为重点，确保信号纯度好、相位噪声低。

AD9854芯片是AD公司生产的性能很好的直接数字频率合成芯片。与传统的芯片相比,不但具有一般芯片所具有的相位累加器,正弦值存储表,还在相位累加器前加了一级频率累加器,后面集成了数模转换器,可提供正交的I/Q两路输出。在频率累加器的作用下产生线性增加的瞬时频率,经相位累加器输出信号的二次瞬时相位,以此相位值寻址正弦值存储表,得到与相位对应的幅度量比值,再经数模转换得到连续的阶梯波,经设计的滤波器滤除其中的高频分量,将得到的信号送到PE3236倍频电路。

毕设题目是直接数字频率合成器,我看百度的都是基于FPGA,那我将来是不是在答辩的时

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