FPGA实用软件下载是什么
Xilinx:http://www.ddooo.com/softdown/97822.htm安装破解教程:1、解压安装包,在安装包目录下双击“xsetup.exe”2、等待载入并弹出安装欢迎界面,点击NEXT3、勾选允许用户协议,点击NEXT4、同样必须接受许可5、选择要安装的软件类型,根据大家需求进行选择,这里选“ISE Design Suite System Edition”6、选择安装路径,根据大家磁盘情况进行设置,这里为C盘,Next~~ 7、点击NEXT8、确认安装信息后,点击Install开始安装9、安装是一个漫长的过程,大家请耐心等待,10、当安装进程到达86%时会弹出一个对话框,叫你安装跟网络通信有关的软件,如下所示,这里我们根据提示点击NEXT完成安装,11、接下来出现了一个安装设备的对话框,选择“安装”。
12、同样选择“安装”。
13、弹出为System Generator关联MATLAB软件的对话框,大家电脑有装过合适版本的MATLAB,可以对它进行关联,或者以后再关联,这里选择“Ok”跳过。
14、配置license,选择“Locate Existing License”15、点击“Load license”16、载入许可文件“Xilinx_ise.lic”,点击打开17、选弹出以下对话框,选择“Yes”18、点击“OK”19、如图,Xilinx ISE14.7破解版安装完成
Verilog HDL要用什么软件?
如果只是仿真的话,可以使用modelsim;如果要对程序进行编译、综合、烧写且调试的话,可以使用altera公司的quartus ii和xilinx公司的ise软件。
这几种软件我都用过,网上都可以下到相关的安装软件。
verilog hdl是一种硬件描述语言,跟C语言有点像,比较容易上手。
希望能帮到你。
xilinx最高端的FPGA是哪种
本人用过cyclone和spartan系列的FPGA,现就开发工具及开发流程对这两家FPGA进行对比。
[神马] 一、 开发工具Altera的开发工具有Quartus II 、Sopc builder、Nios II、signal tap II、DSP Builder;Xilinx的开发工具有ISE、EDK、SDK、ChipScope 、System Generator;Quartus II相对于ISE,都是逻辑设计软件,功能相当;Sopc builder相对于EDK,用来建立软核,Sopc builder是生成bsf文件与quartus接口,生成ptf文件与nios接口,而edk则可直接生成目标文件(bit),而且还可以用EDK进行软件设计,也就是说EDK可以不依赖ISE和SDK就可独立完成一个设计。
相比之下EDK要胜sopc builder一筹。
Nios II相对于SDK,两者功能相当,而且界面相似度达到99%。
用SDK进行软件开发比在EDK中还是要好一些,界面比EDK中的友好。
signal tap II相对于ChipScope,嵌入式逻辑分析仪,方便调试;DSP Builder相对于System Generator用来建立DSP的算法模块。
由于没用过ChipScope和System Generator,所以不做分析。
二、 开发流程先说说ALTERA的SOPC开发流程硬件设计首先,通过QUARTUS II建立工程,新建一个Block Diagram/Schematic File文件;再打开SOPC Builder建立CPU系统,添加IP,点击Genenater生成.bsf和.ptf目标文件;再回到QUARTUS II,将bsf文件导到入Schematic中,分配引脚,编译生成sof和pof文件。
硬件设计算是完成。
软件设计打开nios II,新建工程,select target hardware为前面生成的pft文件,建立软件程序,编译生成elf文件。
下载调试先通过JTAG接口下载sof文件(硬件),再下载elf文件查运行或debug。
固化通过AS接口下载POF文件,再通过JTAG下载ELF文件。
再看看xilinx 的sopc开发流程硬件设计打开EDK,建立CPU系统,添加IP,点击update bitstream,生成硬件bit流文件。
软件设计方式一、在EDK里添加C代码,将软件与硬件合成一个bit文件,这样程序在片内运行,适合于比较小的程序。
方式二、在EDK里添加C代码,硬件生成bit文件,软件生成elf文件,bit下载到片内,elf下载到片外。
方式三、在SDK里进行软件设计,同样生成elf文件,界面比edk的要友好。
下载调试与固化 如果软件与硬件合成了一个bit文件,则只需要下载和固化mcs(bit转化而来)文件了。
如果软件比较大,则需要分两次下载,bit下载到片内,elf下载到片外,若要固化到flash里,则还需要在edk里添加bootloader代码,将其与硬件合成一个bit文件。
再将bit转化为mcs后固化到FPGA配置芯片里,elf文件下载到片外flash里。
从开发流程来看, EDK可以不依赖ISE就能完成SOPC的设计,当然它也可以像altera那样,将cpu软核导入到ise中去。
由此看来,xilinx的开发流程更加的灵活,相比altera要强大。
在MATLAB中可以启动FPGA软件,下载FPGA程序吗?
展开全部 您好,很高兴为您解答。
1. 软件版本问题Matlab这里有个版本限制,即ISE/System Generator12.1只能完全支持Maltab2009a/b,对Maltab2010a只能beta支持。
ISE版本为Xilinx ISE Design Suite 12.1(提示:在ISE_DS\ISE\sysgen目录下,包含System Generator12.1,但是那个著名的AccelDSP组件找不到了,据说AccelDSP项目暂停,不清楚具体原因,猜测是战略调整)。
备注:ACCEL DSP的确是很好用,但是ISE12.1以后的版本已经不支持这个软件了,所以建议大家最好寻找替代品。
另外,Matlab的generate HDL coder工具和ACCEL DSP的不同是:ACCEL DSP直接写.m文件就可以生成了,但是Matlab中就得用simulink,比较麻烦。
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2. 软件安装首先是安装Matlab,这里要注意的是Matlab的安装路径必须与英文开头,中间可以包含数字;其次是路径中不能有空格(貌似有空格也可以),否则System Generator将无法识别Matlab的路径。
然后安装ISE 12.1,完成之后点击“C:\Documents and Settings\All Users\「开始」菜单\程序\Xilinx ISE Design Suite 12.1”里面的“System Generator MATLAB Configurator”,如果Matlab安装正确,System Generator会识别出Maltab,否则需要手动选择Maltab的路径。
3. Enjoy it!打开Matlab→Simulink,可以发现左侧的Simulink Library Browser出现了Xilinx的三个工具箱菜单:Xilinx Blocket,Xilinx Reference Blockset,XilinxBlockset。
如果是第一次打开Xilinx的工具箱菜单,需要有一个建立Xilinx缓存的过程,时间比较长,要把它当成电脑的假死。
4. 开发流程简述首先,每个工程里面都要有一个System Generator的工具箱(在Xilinx Blocket—tools里面),在这里可以配置的有[1]. System Generator生成的工程类型,比如ISE工程、EDK工程等,甚至可以直接生产.bit配置文件;[2]. 器件的型号,包括封装、速度等;[3]. System Generator的输出路径(文件夹);[4]. 综合工具(如XST、Synplify等,经常找不到Synplify,干脆就XST好了);[5]. 编程语言选择:只有VHDL和Verilog HDL;[6]. 可以选择是否生产测试文件;[7]. 配置FPGA的时钟,并选择时钟管理方式,这里给出了时钟管脚的配置,不过应该先不填,不然在后面的综合中会有很多警告;其次是若选择了DCM方式,则只能支持Virtex4\5的器件(用Spartan3、3E编译时提示的;奇怪是为什么没有说支持最新的Spartan6、Virtex6器件);[8]. 最后是选择Simulink的仿真周期,以及各个模块的显示方式(比如选择default显示各个模块的默认值,选择Sampling Frequency则在各模块的输入输出引脚上显示其时钟频率,如50MHz、10MHz等)。
完成System Generator的配置之后,剩下的仿真环境的搭建、运行步骤和Simulink的普通应用是一样的,只不过必须是从Xilinx的菜单下拖出来的模块才能被物理实现(即可综合);对应Simulink库中的其他模块和Xilinx模块之间的连接,要使用Gateway In和Gateway Out做为接口。
搭建完整个系统之后,把需要观察的变量通过Gateway Out接到示波器上,点击Simulink的运行按钮,就可以观测结果了。
System Generator的差错机制非常严格,即使是数据位数不对都会停止仿真并报错。
仿真无误之后,可以运行的操作更加丰富,比如调用Modelsim进行仿真(System Generator的输出文件夹中已自动生产了.do文件),调用Resource Estimator预估资源(过程比较漫长,因为需要综合等过程)等。
完成之后在System Generator工具箱中点击generate,就可以在输出文件夹中生产ISE的工程了(.xise)。
打开生产的ISE工程,接下来的操作跟平时没有什么区别,只不过这里的代码全部是自动生成的:)。
当然,还有一点需要特别交待的就是,生成的工程中的约束文件中,只有时序约束,是没有管脚约束的(虽然没有管脚约束,也可以综合、映射、生成下载文件,有点奇怪)。
可以给工程添加输入输出、信号,然后在Floorplan里面分配管脚。
再经过综合、映射、生成下载文件,烧写到PROM里面,就可以运行了。
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